AMD Kintex UltraScale+ Gen 2 FPGA-Serie vorgestellt

Das Gen-2-Update ersetzt die DDR4-Schnittstelle durch eine Reihe neuerer Speicherstandards, wie LPDDR4X, DDR5 und LPDDR5X. Diese schnellen, stromsparenden Speicher eignen sich gut für kompakte Edge-Geräte, darunter industrielle IoT-Gateways und Broadcast-Kameras der nächsten Generation, die auf 4K- und 8K-Videostreams ausgerichtet sind. Die externen Schnittstellen des Chips setzten auf PCI-Express Gen 4, wodurch der Durchsatz gegenüber der vorherigen Gen 3-Implementierung etwa verdoppelt wurde. Darüber hinaus integriert jedes Gerät zwei 100-Gbit/s-Ethernet-MAC-Blöcke, eine Funktion, die den Anforderungen der Echtzeit-Datenaggregation im IIoT und der Hochleistungs-Videotransport entspricht.

Die Kintex UltraScale+ Gen 2-Familie tritt in einen Markt ein, der von Intels Agilex 5-Serie, die auf dem Intel 7-Knoten hergestellt wird, und der Avant-Serie von Lattice Semiconductor, die ebenfalls einen 16-nm-Prozess verwendet, dominiert wird. Durch die Beibehaltung der etablierten 16-nm-Plattform legt AMD den Schwerpunkt auf Designstabilität, reduzierte einmalige Entwicklungskosten und eine gesicherte Versorgung gegenüber marginalen Dichtegewinnen, die neuere Knoten bieten.

In Anbetracht der Sensibilität proprietärer IP, die in FPGAs programmiert ist, hat AMD CNSA 2.0-konforme Kryptografie-Engines, vollständige Bitstream-Verschlüsselung und Schutzmaßnahmen gegen Klonen direkt in den Siliziumchip integriert. Diese Maßnahmen ermöglichen einen authentifizierten Betrieb in Zero-Trust-Umgebungen und schützen das geistige Eigentum über den gesamten Lebenszyklus des Geräts hinweg.

AMD hat sich verpflichtet, die Kintex UltraScale+ Gen 2-Produktreihe bis 2045 zu unterstützen – ein Zeitrahmen, der für Branchen wie Luft- und Raumfahrt, Verteidigung und Medizintechnik, in denen Produktlebenszyklen Jahrzehnte umspannen können, von Bedeutung ist. Die Entwicklungswerkzeuge werden bis zum dritten Quartal 2026 aktualisiert, um Gen-2-Unterstützung in den Umgebungen Vivado und Vitis von Xilinx zu ermöglichen. Die Auslieferung von Silizium-Mustern ist für das vierte Quartal 2026 geplant, die Massenproduktion soll in der ersten Hälfte des Jahres 2027 beginnen.